Hlavní stránka > Výsledky hledání: keywords:"Galoise fields"
Hledej:
Tipy pro vyhledávaní :: Rozšířené hledání
Hledej ve sbírkách:
Seřadit podle: Zobrazit výsledky: Výstupní formát:
Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.00 vteřin. 
Implementace samoopravných kódů pro 100 Gb/s Ethernet
 Velecký, Jan ; Kučera, Jan (oponent) ; Kekely, Lukáš (vedoucí práce)
Práce se zabývá návrhem ucelené RS-FEC vrstvy pro 100Gb/s Ethernet dle standardu IEEE 802.3-2015 včetně kódovacího a dekódovacího obvodu Reed-Solomonova kódu. Text objasňuje matematický aparát konečných těles, lineárních blokových kódů, cyklických kódů a zejména samotných Reed-Solomonových kódů pro použití v návrhu. Návrh vysílací části RS-FEC vrstvy byl přizpůsoben pro implementaci v síťových kartách COMBO využívajících FPGA čipy Xilinx Virtex-7 a realizován ve VHDL. Kódovací obvod byl v několika krocích zoptimalizován - co se týče požadavků na zdroje FPGA a délky trvání syntézy VHDL kódu. Snížení nároků na zdroje se docílilo zejména využitím vlastností cyklických kódů umožňující zřetězení. Doba syntézy pak vytvořením logiky kódovacího obvodu na úrovni hradel ve vlastní režii. Výsledná implementace byla testována v simulaci a je dostatečně zoptimalizována, aby mohla být použita při implementaci Ethernetu na FPGA čipu. Jak návrh, tak implementaci je možné modifikovat pro 400Gb/s Ethernet - v době návrhu ještě oficiálně neexistujícího.
Úplný záznam
Implementace samoopravných kódů pro 100 Gb/s Ethernet
 Velecký, Jan ; Kučera, Jan (oponent) ; Kekely, Lukáš (vedoucí práce)
Práce se zabývá návrhem ucelené RS-FEC vrstvy pro 100Gb/s Ethernet dle standardu IEEE 802.3-2015 včetně kódovacího a dekódovacího obvodu Reed-Solomonova kódu. Text objasňuje matematický aparát konečných těles, lineárních blokových kódů, cyklických kódů a zejména samotných Reed-Solomonových kódů pro použití v návrhu. Návrh vysílací části RS-FEC vrstvy byl přizpůsoben pro implementaci v síťových kartách COMBO využívajících FPGA čipy Xilinx Virtex-7 a realizován ve VHDL. Kódovací obvod byl v několika krocích zoptimalizován - co se týče požadavků na zdroje FPGA a délky trvání syntézy VHDL kódu. Snížení nároků na zdroje se docílilo zejména využitím vlastností cyklických kódů umožňující zřetězení. Doba syntézy pak vytvořením logiky kódovacího obvodu na úrovni hradel ve vlastní režii. Výsledná implementace byla testována v simulaci a je dostatečně zoptimalizována, aby mohla být použita při implementaci Ethernetu na FPGA čipu. Jak návrh, tak implementaci je možné modifikovat pro 400Gb/s Ethernet - v době návrhu ještě oficiálně neexistujícího.
Úplný záznam

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.
Digitální repozitář :: Hledej :: Nový záznam :: Personalizace :: Nápověda
Powered by Invenio v1.1.2
Spravuje admin.invenio@techlib.cz
Tato stránka je dostupná také v následujících jazycích:
Česky  English